Table of Contents
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Connec-
Ter-
Exter-
Each
tion cir-
minal
nal ter-
circuit
cuit
num-
minal
board
board
ber
name
func-
tion ter-
minal
name
AF11
DDR_D
DDR_DM
M0
[0]
AE18
DDR_D
DDR_DM
M1
[1]
AA14
DDR_D
DDR_DQ[
Q00
0]
Y14
DDR_D
DDR_DQ[
Q01
1]
AD11
DDR_D
DDR_DQ[
Q02
2]
AD12
DDR_D
DDR_DQ[
Q03
3]
Y13
DDR_D
DDR_DQ[
Q04
4]
W12
DDR_D
DDR_DQ[
Q05
5]
AD10
DDR_D
DDR_DQ[
Q06
6]
AF12
DDR_D
DDR_DQ[
Q07
7]
AC15
DDR_D
DDR_DQ[
Q08
8]
AB15
DDR_D
DDR_DQ[
Q09
9]
AC14
DDR_D
DDR_DQ[
Q10
10]
AF13
DDR_D
DDR_DQ[
Q11
11]
AB16
DDR_D
DDR_DQ[
Q12
12]
AA16
DDR_D
DDR_DQ[
Q13
13]
AE14
DDR_D
DDR_DQ[
Q14
14]
AF18
DDR_D
DDR_DQ[
Q15
15]
Func-
I/O di-
I/O di-
I/O
tions
rec-
rec-
type
tion
tion
for
each
cir-
cuit
board
DDR3L
Output
SSTL-
SDRAM
135
data mask
Output
SSTL-
output
135
DDR3L
Input/
SSTL-
SDRAM
output
135
data I/O
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
Input/
SSTL-
output
135
I/O
Logic
PU/
Initial state
volt-
PD in
Re-
age
FPGA
set-
ting
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
1.35V
L
Appendix 6 A List of FPGA External Terminals
Operating
frequency
After
reset
re-
lease
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
A
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
L
400MHz
APPX
657
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Troubleshooting
